动态随机存取存储器存储单元结构 动态随机存取存储器（DRAM）的存储单元结构是其数据存储的基础。每个存储单元由一个晶体管和一个电容组成，通常称为1T1C结构。晶体管作为开关控制电容的访问，电容则负责存储电荷以表示数据位（电荷代表1，无电荷代表0）。这种简单结构使得DRAM具有高密度和低成本的优势，但电容的电荷会随时间泄漏，需要定期刷新。 晶体管在存储单元中起关键作用。当字线（Word Line）施加电压时，晶体管导通，允许位线（Bit Line）访问电容。晶体管的尺寸和特性直接影响单元的访问速度和漏电流。现代DRAM使用增强型NMOS晶体管，其沟道长度和氧化层厚度经过优化，以平衡开关速度和泄漏控制。晶体管的阈值电压设计确保在未选中时可靠关闭，减少电荷损失。 电容的设计决定电荷存储能力。DRAM电容采用三维结构如沟槽式或堆叠式，以增加单位面积电容。电容介质使用高介电常数材料（如氧化铪），通过在有限空间存储更多电荷来增强数据保持。电容的电荷量通常为几十飞库仑，其泄漏速率受温度、杂质浓度和电场强度影响，直接关联刷新频率要求。 位线对信号检测至关重要。位线连接多个存储单元，其寄生电容（通常数百飞法）会与存储电容共享电荷。读取时，电荷重分配导致位线电压微小变化（约100毫伏）。位线采用差分结构或虚拟单元技术，通过比较器放大电压差，提高信噪比。位线预充电电路确保每次访问前电压稳定在参考值，避免误判。 制造工艺推动结构微缩。深紫外光刻和多重图案技术实现亚20纳米单元尺寸。电容通过原子层沉积形成均匀介质层，晶体管采用鳍式场效应管结构抑制短沟道效应。铜互连和低介电常数层间介质减少RC延迟。这些技术进步使单芯片存储容量达数十Gb，同时维持访问时间在数十纳秒级。 单元结构限制与演进。电容缩放挑战导致新型结构如围栅晶体管和三维集成电容研究。电荷陷阱和量子隧穿效应要求新材料界面优化。1T1C基础架构持续通过材料创新和三维堆叠扩展，支撑DRAM在层级存储器中的关键地位。